pipelined ADC 比较器问题

YQyoyo · 发表于 2015-11-24 19:25:35

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图一是实际输入，图二是经过开关采样后到达比较器两输入端信号，图三是控制时钟信号，高有效

图一是实际输入，图二是经过开关采样后到达比较器两输入端信号，图三是控制时钟信号，高有效，问题，在CK_LATCH为低电平时，为什么比较器输入端有波动，如何减小波动（电路中连接共模电平）；问题二，比较器输入端理论应该为Vin-Vref/4，但仿真结果显示比该数值要小，大概仅有一半，原因是什么，求解答。请教大神，有人说是寄生电容问题，但是为什么增加前端采样开关没有多大影响，麻烦各位了

YQyoyo · 发表于 2015-11-24 20:17:49

这是原理图，谢谢各位了

zmw1986 · 发表于 2015-11-25 15:33:34

有时钟馈通及电荷注入问题？

[求助] pipelined ADC 比较器问题

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