Floorplan阶段如何根据oad放置相应的pin的位置

nature19900303

在floorplan的时候，确定好pad的位置之后我应该如何放置相应的pin的位置呢？我试图用和pad一样的位置去摆放pin，却出现不能放置pin的ERROR.我具体的内容那个如下：
Create_pad

pad setting


pin setting


create_floorplan


Error


pin到底要怎样设置呢？难道pad的名字要和顶层的port名字一样，工具会自动和和port连上吗？
ICC的USG只有单独的怎样设置的说明。

nature19900303

已经解决了。
我在DC综合之前在Core的netlist之外新建一个module,加入例化后的PAD，然后重新进行综合。
在ICC的floorplan阶段对电源pad进行create_cell，对IO pad只需摆放就行了。

Liuzeqi

楼主您好，我在进行floorplan时也遇到类似的情况，我在代码里添加了一个顶层模块把所有的输入输出都与例化后的pad相连然后重新进行综合，但为什么在floorplan时pad和pin还是不能对应上，得分别摆放

这是我例化的部分代码，使用generate for
module my_design(
    input             pad_clock            ,
    input             pad_reset            ,
    input             pad_io_master_awready,   
    input             pad_io_master_wready ,   
    input             pad_io_master_rvalid ,   
    input             pad_io_master_rlast  ,
    input             pad_io_master_bvalid ,   
    input             pad_io_master_arready,
    input    [3:0]    pad_io_master_bid    ,
    input    [1:0]    pad_io_master_bresp  ,
    input    [3:0]    pad_io_master_rid    ,
    input    [1:0]    pad_io_master_rresp  ,
    input    [63:0]   pad_io_master_rdata  ,
   
    output            pad_io_master_wvalid ,
    output            pad_io_master_wlast  ,
    output            pad_io_master_bready ,
    output            pad_io_master_arvalid,
    output            pad_io_master_awvalid,
    output            pad_io_master_rready ,
    output   [63:0]   pad_io_master_wdata  ,
    output   [7:0]    pad_io_master_wstrb  ,
    output   [3:0]    pad_io_master_arid   ,
    output   [31:0]   pad_io_master_araddr ,
    output   [31:0]   pad_io_master_awaddr ,
    output   [7:0]    pad_io_master_arlen  ,
    output   [2:0]    pad_io_master_arsize ,
    output   [1:0]    pad_io_master_arburst,
    output   [3:0]    pad_io_master_awid   ,
              
    output   [7:0]    pad_io_master_awlen  ,
    output   [2:0]    pad_io_master_awsize ,
    output   [1:0]    pad_io_master_awburst

);
wire            clock            ;
wire            reset            ;
wire            io_master_awready;
                                 
wire            io_master_wready ;
wire            io_master_rvalid ;
wire   [3:0]    io_master_bid    ;
wire   [1:0]    io_master_bresp  ;
wire   [3:0]    io_master_rid    ;
wire   [1:0]    io_master_rresp  ;
wire   [63:0]   io_master_rdata  ;
wire            io_master_rlast  ;
wire            io_master_bvalid ;
                                 
wire            io_master_arready;
wire            io_master_wvalid ;
wire   [63:0]   io_master_wdata  ;
wire   [7:0]    io_master_wstrb  ;
wire            io_master_wlast  ;
wire            io_master_bready ;
                                 
wire          io_master_rready ;
wire            io_master_arvalid;
wire   [3:0]    io_master_arid   ;
wire   [31:0]   io_master_araddr ;
wire   [31:0]   io_master_awaddr ;
wire   [7:0]    io_master_arlen  ;
wire   [2:0]    io_master_arsize ;
wire   [1:0]    io_master_arburst;
                                 
wire            io_master_awvalid;
wire   [3:0]    io_master_awid   ;
                                 
wire   [7:0]    io_master_awlen  ;
wire   [2:0]    io_master_awsize ;
wire   [1:0]    io_master_awburst;

genvar i;
generate
        for (i = 0; i < 4; i = i + 1) begin
      PI PI7(pad_io_master_bid,io_master_bid);
        end
endgenerate
   

generate
        for (i = 0; i < 2; i = i + 1) begin
      PI PI8(pad_io_master_bresp,io_master_bresp);
        end
endgenerate   
   
generate
        for (i = 0; i < 4; i = i + 1) begin
      PI PI9(pad_io_master_rid, io_master_rid);
        end
endgenerate   

以及floorplan
C:\Users\liuzeqi\Desktop\floorplan.png