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[求助] VCS晶体管级仿真出错

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发表于 2015-11-18 09:24:18 | 显示全部楼层 |阅读模式

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现在在用提取的晶体管级verilog网表进行仿真,发现好多行为VCS仿真结果不正确,用NC则功能正常。
但是网表文件实在是太大,NC编译过程时间太长,还容易崩溃。

请教一下做过VCS晶体管级仿真的前辈,还望不吝赐教
发表于 2015-11-20 23:39:41 | 显示全部楼层
cadence提取的晶体管级网表么?用vcs仿真的时候是不是找不到目标文件啊,使用脚本重新生成一个fililist文件试试
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