xilinx vivado HLS

as0920 · 发表于 2015-11-4 13:00:31

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大家好，最今我第一次使用xilinx vivado HLS，希望将一个C语言写成的演算法经由HLS转换成verilog，但是我查了一些网路资料，发现C转RTL会有时序的问题，那么vivado的软体在进行转换时是不是也需要注意时序问题?

dspmimo · 发表于 2015-11-4 19:49:26

设置好要求的频率，软件最后会给个所能达到的频率，达到你的要求就没有问题。
我用过300M时钟做矩阵分解，在板子上跑是没有时序问题的。

as0920 · 发表于 2015-11-5 10:09:23

回复 2# dspmimo

我在网络上看了一些资料说C次逐步执行但是verilog是并行执行，请问这样利用HLS转换的话vivado是否会考虑C执行顺序问题

dspmimo · 发表于 2015-11-7 12:11:31

一般算法类的都没有什么问题，会考虑执行问题

chingyy000 · 发表于 2018-7-30 09:50:54

learning~~

edwardk · 发表于 2018-11-28 18:14:48

学习中。。。。

freebigfish · 发表于 2019-6-26 14:17:47

确实有点多，消化消化

mnp55 · 发表于 2019-7-18 21:38:31

Learning .... learning ... learning

azkandf · 发表于 2019-7-31 11:59:50

Thank you so much!

hnyan · 发表于 2019-7-31 16:30:24

。。。

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