求助，compress scan pattern fail

byzan

用cadence的ET131生成verilog和wgl格式的compress scan serial pattern, 在post-simulation中跑verilog格式的pattern没有发现miscompare的现象，仿真工具是nc。
但是上机台后，wgl格式的pattern只有compress scan chain可以pass，另一个compress scan logic总是fail。具体表现为出现4000+个cycle的miscompare vector（总共有200000+cycle，每个cycle周期80ns）。比较奇怪的现象是，根据wgl格式的scan pattern，其中某几个SO port本应该在连续的若干个cycle保持输出H或L电平，但是机台却会在中间的1个cycle抓到SO port输出相反的电平。
我想请教一下这种现象和哪些因素有关系？该怎么解决？

kk2009

首先确认一下，ATE上测试的clock frequency跟simulation的frequency是否一致，在实际调试中，先将ATE的clock降到1MHz，保证不是setup引起的。如果速度很低，还是fail，那基本上就是hold time的问题了。
看看你用的工艺提供了几个corner，你是否都check过了
另外就是你在post simulation中跑了几个corner的时序信息？
在STA的时候，你又分析了几个corner的时序信息？是否slack都是正的？主要是看hold，setup的话，实在不行，还可以降低频率。

用cadence的ET131生成verilog和wgl格式的compress scan serial pattern, 在post-simulation中跑verilog格式 ...
byzan 发表于 2015-10-30 11:13

                               
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