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[求助] 小白请教formality设置问题，跪求高手解答。。

发表于 2015-10-22 16:35:26 | 显示全部楼层 |阅读模式

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1、目前有芯片的电路图，根据电路图自己写了 Verilog代码，想用Candence把电路的网表提取出来，然后用formality将网表跟Verilog代码进行比对，验证Verilog代码的正确性，不知道可不可行？2、candence提取出的网表时分散的，并不是单个文件，请问一下formality是否支持多个文件同时比对？

电路图, 电路图

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