关于FPGA生成脉冲漂移问题

eqgyzgs · 发表于 2015-10-10 11:01:04

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我现在有两块板子，希望他们之间同步工作，程序中有个4ms脉冲产生的模块，希望两个板子的两个脉冲能尽可能的对齐。
现在的现象是系统上电后，用示波器观察两个脉冲，两个脉冲之间的间隔会越来越大...不清楚为什么，求大虾分析一下
两个板子使用的是同一个10M恒温晶振从时钟分配器出来的信号，但是FPGA内部都各自使用自己的PLL倍频到62M，会是两个PLL之间的抖动造成两个脉冲不断远离的吗？

eaglelsb · 发表于 2015-10-10 11:23:54

误差积累会越来越大，要做的方法是定期去校正，而不是依赖于最开始时把起点弄一致。
两个板子变成主从设计，一边产生脉冲时，把这信号拉到另一块，让其也产生脉冲，这样二者的时延就确定了。要是还想对齐的更好，计算下从一块分到出去把另一块产生的时延，然后把第一块产生脉冲的时间延长若干个周期，就OK了。

eqgyzgs · 发表于 2015-10-10 17:43:49

回复 2# eaglelsb

误差的来源是因为温度和抖动之类的吗？

a64thlon · 发表于 2015-10-10 22:05:13

原因是1： pll锁不住，可能是电源问题
2：晶振到2个板之间被干扰了

eaglelsb · 发表于 2015-10-12 11:17:18

回复 3# eqgyzgs

是什么不重要，重要的是两个时钟肯定不可能完全相同，包括时钟周期的不确定性，单次非常小，积累下来就如此了。

coyoo · 发表于 2015-10-12 13:54:46

我的理解应该上电以后相位关系应该固定啊？毕竟同源吧

flying1983 · 发表于 2015-10-12 17:17:01

两个时钟，没有任何关系，频率和相位都不固定。肯定误差会积累的。

coyoo · 发表于 2015-10-13 08:36:15

回复 7# flying1983

两个时钟不是从同一个晶振出来的吗？！

eqgyzgs · 发表于 2015-10-13 17:47:31

回复 7# flying1983

我也想问，同一个晶振出来，进入配置相同的两个PLL，相位关系不应该固定吗？

pengruojing · 发表于 2015-10-13 18:39:08

感觉还是pll没锁住

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