关于FPGA生成脉冲漂移问题

冲出藩篱

楼主的这个方案是有问题的。
使用同源的时钟，理论上经过PLL后的时钟是同频固定相位差的。

但是不同PLL的输出确实是不是完全相同的，我想有可能有几个因素：
1.晶振本身发生了频率漂移(电压、温度)，PLL跟踪晶振变化的过程时间不同，这个会造成一段时间上频率的误差，累积起来会造成漂移。
2.PLL的输出本身就存在各种抖动，具体可以参考手册的DC and switch PLL部分的数据。这部分误差累积且不可消除，长时间也会造成漂移。
3.我个人认为不同的PLL输出的频率精度应该也有PPM的差距（也就是说频率不可能完全相同），这个累积起来也是致命的。

总之，楼主的方案不可行。简单的解决这个同步的问题，我认为需要添加两板间的同步信号。

董小三

大家有时钟这方面的学习资料吗？ 感觉认识不清楚，也没有解决思路

董小三

回复 2# eaglelsb
    请问您的办法是不是反馈时钟

thanks101

我的理解是:
1. 两个FPGA有各自的10MHz晶振: 会累积误差
2. 一个10MHz晶振+ 两个FPGA: 不会累积误差, 只有短暂的相位变动, debug:
     (1) 加一个除六模块, 62/6=6.2MHz, 用示波器观察
     (2) 在 CLK_IN 加 20pF 电容