新手关于dc的两个问题，希望各位前辈不吝赐教

eda—wdy

一   综合以后report_timing,显示虽然各个path_group的slack都是满足时序，但是有几个都是0.0几，比如0.01显然是优化过来的，这种情况后端布线以后还有可能满足时序吗，就是想问需要在PR之前进行其他的优化甚至改代码不？？

二  current design是top层，get_cell或者get_pins 找不到子摸块中经过翻译或者映射产生的触发器或者某个引脚，current design改为这个模块就可以了。感觉这样很不方便啊。如果约束某条路径，用到-from -to 还得改变current design吗

taichiorange

回复 1# eda—wdy


第二个问题：可以按照hierachy的方式来逐级命名，你尝试在GUI界面选择一个底层的register，然后在命令行中get_selections看看得到的结果。


我也是新手，希望对你有帮助。

icfbicfb

1.可以， 先让后端看看再说， 不是一定要fix到0的

2.用具体的hier name不就行了，比如get_pins  heir1/hier2/hier3/pinaaa
后端很少用current_design去切换的，默认hier就是top level