在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 2513|回复: 2

[求助] input delay和output delay的约束设置[已解决]

[复制链接]
发表于 2015-9-17 14:24:34 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
本帖最后由 TacuLee 于 2015-9-20 12:53 编辑

create_clock -period 8 [get_ports Clk]
set_input_delay -max 4.8 -clock Clk $all_in_ex_cllk
set_output_delay -max 4.8 -clock Clk [all_outputs]
这里input delay+output delay已经超过period了,可以这样约束吗?
发表于 2015-9-17 16:43:11 | 显示全部楼层
当然可以了,  这个是2个方向的设置,没任何关系

除非input 到output有timing path,到时候再说了
 楼主| 发表于 2015-9-17 16:57:05 | 显示全部楼层
回复 2# icfbicfb


   是的,谢谢群主,原来把两个关联到一起了。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

×

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-5-28 21:24 , Processed in 0.019806 second(s), 9 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表