input delay和output delay的约束设置[已解决]

TacuLee · 发表于 2015-9-17 14:24:34

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本帖最后由 TacuLee 于 2015-9-20 12:53 编辑

create_clock -period 8 [get_ports Clk]
set_input_delay -max 4.8 -clock Clk $all_in_ex_cllk
set_output_delay -max 4.8 -clock Clk [all_outputs]
这里input delay+output delay已经超过period了，可以这样约束吗？

icfbicfb · 发表于 2015-9-17 16:43:11

当然可以了，这个是2个方向的设置，没任何关系

除非input 到output有timing path，到时候再说了

TacuLee · 发表于 2015-9-17 16:57:05

回复 2# icfbicfb

是的，谢谢群主，原来把两个关联到一起了。

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