设为首页收藏本站
在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名：电子顶级开发网)

手机号码，快捷登录

手机号码，快捷登录

找回密码

  登录   注册  

快捷导航
创芯云服务  : 创芯大讲堂  | 创芯人才网 | 数字IC职业培训  EETOP诚邀线上IC培训讲师!
搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › 一个笔试题目 关于PLL锁定信号检测的设计，没有思路，大 ...
返回列表 发新帖
查看: 3344|回复: 4

[求助] 一个笔试题目 关于PLL锁定信号检测的设计，没有思路，大家讨论一下

[复制链接]
Kiss_Rose
发表于 2015-9-17 11:14:30 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要 登录 才可以下载或查看，没有账号？注册

x
本帖最后由 Kiss_Rose 于 2015-9-17 12:03 编辑

假设某PLL输入时钟为24MHz，4bit factor n，其输出公式为24*（n+1），PLL在开启及factor变化时会出现一段时间的失锁状态（输出不稳  定），用verilog设计一个检测电路，产生PLL的锁定信号
factor, 检测

相关帖子
回复

举报

JohnHilo
发表于 2015-9-17 12:30:28 | 显示全部楼层
闭环的话，就检测VCO控制电压
EETOP创芯人才网简历投递入口
回复 支持 反对

举报

supermessi
发表于 2015-9-18 21:03:20 | 显示全部楼层
利用PLL的输入信号分频产生一个24KHz（频率可以修改）的参考信号，然后利用PLL的输出对这个24KHz的信号采样并计数，设每个参考信号周期的计数值为cnt，如果|(cnt-1000*（n+1))/(1000*（n+1)) |< delt，则认为已经锁定，否则，未锁定，delt的值可以修改。
回复 支持 反对

举报

disenchanted
发表于 2015-9-23 20:13:47 | 显示全部楼层
全志笔试题啊- -我也不会
回复 支持 反对

举报

laf01
发表于 2015-9-24 09:02:44 | 显示全部楼层
期待..................
EETOP创芯人才网简历投递入口
回复 支持 反对

举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-22 21:22 , Processed in 0.019172 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表