在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 3316|回复: 4

[求助] 一个笔试题目 关于PLL锁定信号检测的设计,没有思路,大家讨论一下

[复制链接]
发表于 2015-9-17 11:14:30 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
本帖最后由 Kiss_Rose 于 2015-9-17 12:03 编辑

假设某PLL输入时钟为24MHz,4bit factor n,其输出公式为24*(n+1),PLL在开启及factor变化时会出现一段时间的失锁状态(输出不稳  定),用verilog设计一个检测电路,产生PLL的锁定信号
发表于 2015-9-17 12:30:28 | 显示全部楼层
闭环的话,就检测VCO控制电压
发表于 2015-9-18 21:03:20 | 显示全部楼层
利用PLL的输入信号分频产生一个24KHz(频率可以修改)的参考信号,然后利用PLL的输出对这个24KHz的信号采样并计数,设每个参考信号周期的计数值为cnt,如果|(cnt-1000*(n+1))/(1000*(n+1)) |< delt,则认为已经锁定,否则,未锁定,delt的值可以修改。
发表于 2015-9-23 20:13:47 | 显示全部楼层
全志笔试题啊- -我也不会
发表于 2015-9-24 09:02:44 | 显示全部楼层
期待..................
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-5 20:23 , Processed in 0.016417 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表