有人对systemverilog这种新的语言有研究么?

cenarius · 发表于 2007-6-20 15:47:07

现阶段主要用于做验证

mingrenyc · 发表于 2007-6-22 22:43:59

问一下阿，学systemverilog要用那个软件仿真阿？？我现在用的是modelsim,总是感觉到有点不对啊

liousaplus · 发表于 2008-3-7 11:50:09

I have four years' experience of vera and one year for SV .

leonqin · 发表于 2008-3-7 13:15:14

这是是发展方向啊，设计工程师和验证工程师都有必要学习的

leonqin · 发表于 2008-3-7 13:17:03

原帖由 mingrenyc 于 2007-6-22 22:43 发表

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问一下阿，学systemverilog要用那个软件仿真阿？？我现在用的是modelsim,总是感觉到有点不对啊

Questasim呗

darylz · 发表于 2008-3-9 17:03:37

很简单，一用旧了解

shadow_cuk · 发表于 2008-3-10 17:20:54

问下一般企业里做硬件设计用什么软件比较多

readj · 发表于 2008-3-11 13:43:42

正在学习中....
强力支持!!!

readj · 发表于 2008-3-11 13:44:44

正在学习中....
强力支持!!!

sunshinesun · 发表于 2008-3-14 22:08:22

正在用，
当前主要用于验证，
应该算是主流的验证语言了吧
集成了面向对象的属性，
与VERA很像。

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