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查看: 7295|回复: 23

有人对systemverilog这种新的语言有研究么?

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发表于 2007-5-20 21:16:34 | 显示全部楼层 |阅读模式

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感觉用的如何?考虑学一下...但是资料什么的比较少...
有大牛学过用过的介绍一下经验
发表于 2007-5-21 21:29:46 | 显示全部楼层
好像刚出了本书《systemverilog验证方法》
发表于 2007-5-21 22:37:26 | 显示全部楼层
那本书太难懂了,建议先看SystemVerilog for verification,再看Systemverilog for testbench,最后再来看VMM,不过本人还是建议不要去学VMM,可以看AVM,SYNOPSYS公司的技术支持太差了
 楼主| 发表于 2007-5-21 23:21:51 | 显示全部楼层


原帖由 freelion 于 2007-5-21 22:37 发表
那本书太难懂了,建议先看SystemVerilog for verification,再看Systemverilog for testbench,最后再来看VMM,不过本人还是建议不要去学VMM,可以看AVM,SYNOPSYS公司的技术支持太差了




大牛!!!
不过貌似SystemVerilog for verification和Systemverilog for testbench两本书都没找的卖的....
不知道哪里能买到这两本...
发表于 2007-5-23 13:37:03 | 显示全部楼层
网上都有电子版的,可以找到的
发表于 2007-6-10 22:55:16 | 显示全部楼层
恩,不错啊,呵呵
发表于 2007-6-16 10:02:12 | 显示全部楼层
谢谢你啊,
发表于 2007-6-17 10:43:06 | 显示全部楼层
电子版的帖出来啊!!!
发表于 2007-6-18 14:02:19 | 显示全部楼层

正在学习中....
强力支持!!!
发表于 2007-6-18 14:03:33 | 显示全部楼层

正在学习中....
强力支持!!!
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