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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端讨论区 › DC综合后的时序问题
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查看: 1504|回复: 1

[求助] DC综合后的时序问题

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梦想的东南
发表于 2015-8-19 17:40:20 | 显示全部楼层 |阅读模式

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setup检查时，在什么情况下capture clock 的有效沿先于launch clock的有效沿啊，如下图 1.jpg 这个path的timing有没有问题啊
launch

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icfbicfb
发表于 2015-8-20 10:49:09 | 显示全部楼层
这个是去ｌａｔｃｈ的ｔｉｍｉｎｇ，我觉得行吧，　 有些timing borrow而已
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