基于UPF的低功耗设计，在综合过程中的level shifter的插入问题

somey

我综合的工具是Design Compiler，利用DC的时候，首先将时钟设置成为dont_touch，这样DC就不会再时钟线上插入buffer,等到后端的时钟树综合时，再插入buffer。
但是，这样的话，不同power domain之间的clock之间也不会插入level shifter，DC就会报warning。

请教大神，时钟信号在UPF的设计过程中该如何考虑？？？

flyloop

有人知道答案吗

轩辕紫冀

不会帮顶。warning忽略就可以了吧？反正时钟树还得重新处理。

学习的bandit

level shift是需要加hand code cell，然后don't touch

jhua_ustc

我参与过的项目中，level shift的cell都是手动插入的。

夏尔

chouchou

SGengiant

mark一下