FPGA项目记录0--MCU验证

ligang1986718 · 发表于 2015-7-31 23:14:32

module add(
  input clk,
  input wire rst,
  output  data
）;

ligang1986718 · 发表于 2015-7-31 23:16:30

file:///C:\Users\ligang\AppData\Roaming\Tencent\Users\284432300\QQ\WinTemp\RichOle\UEWNBROEJ9JDO~QPG(W14PL.png QQ图片20150731231841.png

ligang1986718 · 发表于 2015-7-31 23:17:56

回复 11# ligang1986718

不知道为什么我把约束写出了，发不出来，把我发的文字有危险，我就截图发了，结果要审核

ligang1986718 · 发表于 2015-7-31 23:18:33

回复 11# ligang1986718
synthesis xc_use_keep_hierarchy=1 syn_hier = "hard"

ligang1986718 · 发表于 2015-7-31 23:20:20

回复 14# ligang1986718

/*

ligang1986718 · 发表于 2015-7-31 23:21:22

回复 14# ligang1986718

在上面的约束两边家/*

ligang1986718 · 发表于 2015-7-31 23:22:20

回复 16# ligang1986718

和*/ ，这两个符号一起发，居然提示发的文字有危险，发不出来，我靠...................

ligang1986718 · 发表于 2015-7-31 23:25:07

.sdc文件写法
define_attribute { v:add_data } xc_use_keep_hierarchy { 1 }
define_attribute { v:add_data } syn_hier { hard }

就是取一个名字：design.sdc 里面的内容如上，add_data是模块名，在synplify中，选择这个.sdc文件，就可以在后仿真和chipscope中看见端口信号，很管用的。

ligang1986718 · 发表于 2015-7-31 23:41:01

回复 2# zzczx

谢谢哈，我也不知道取什么标题，就取一个和自己项目，相关的题目了

kka · 发表于 2015-8-2 21:23:57

神人...研究的精神值得學習...

[原创] FPGA项目记录0--MCU验证

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