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查看: 2448|回复: 8

[求助] 关于DC综合后的功能仿真和带sdf仿真问题

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发表于 2015-7-23 16:35:33 | 显示全部楼层 |阅读模式

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因为某些原因需要做个DC综合后的功能仿真和带sdf时序仿真,说实话这个步骤还真没必要,毕竟有了formality验证做保证就可以了,而且DC后的仿真因为各种延时不准确,clock tree都没做,没有实际意义。    但是我又确实暂时需要这一步,所以我就理所当然的开始仿真,但是中间出现的问题远超出我的预计,我用的是smic.18的库综合的,设计中带有两块ram,本以为只要加上库的.v文件和DC后的.v文件加上原来的tb.v文件和ram的.v文件一起编译完,其他就和RTL一样仿真,但是事实却并非如此,出现很多信号有X态(这一步我只是想功能仿真,没加SDF)。
    后来我又网上找各种答案,因为DC没有hold fix,会有X态出现而无法仿真,需要设置什么disable timing check,但是我只知道在Start Simulation——Verilog——Other Options选项中有一个Disable timing checks in specify blocks (+notimingchecks),然后打勾重新仿真,发现并不能消除信号的X态。
    搞了半天还是无法得到和RTL一样的仿真结果,很多信号仍然是X态。特地问问大神们该如何解决???
    我自己猜测是不是DC综合的时候有什么需要注意的设置?因为DC的原因导致的仿真出现问题?
 楼主| 发表于 2015-7-23 17:07:47 | 显示全部楼层
还是说testbench里面给信号的时候也要注意啊???
 楼主| 发表于 2015-7-23 17:09:13 | 显示全部楼层
回复 1# heide333

还是说在testbench里面给信号的时候需要注意什么?
发表于 2015-7-23 22:34:02 | 显示全部楼层
可以在VCS脚本上加上no_notifier 试一下
发表于 2015-7-23 23:19:17 | 显示全部楼层
内容很多信号是X,是输入信号,还是输出信号?
发表于 2015-7-24 08:27:25 | 显示全部楼层
DC综合后的功能仿真和带sdf时序仿真
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小规模(1万个器件以下)电路可以
规模大的就省省吧,等你捣鼓出来,PR都做完了。
 楼主| 发表于 2015-7-27 17:11:46 | 显示全部楼层
回复 6# voiluce

谢谢大家的回复,问题已经解决,出现X态主要是在tb文件的书写上,在RTL仿真的时候有很多信号没有初始值也是可以得到正确结果的,但是在仿DC网标的时候,若有些信号一开始就是X态,它会一直传播下去,所以在TB编写的时候要给所有有关的信号赋初值,比如一些经过rst信号后还没有初值的信号要记得给初值,这样就不会出现X态传播。至于加sdf仿真也是一样的,正常加入sdf即可,仿真中明显出现了延迟,证明仿真过程是对的。
发表于 2015-7-27 21:52:04 | 显示全部楼层
所以在TB编写的时候要给所有有关的信号赋初值,
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同步复位,或者没有复位FFs,仿真的麻烦事情。
发表于 2015-11-23 17:26:23 | 显示全部楼层
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