cts后master和generated clock之间为什么不平衡呢 急求

jiazhang

时钟关系如下图所示：



cts按正常flow做的，没有做什么特殊设置，但是做完后发现各个clock之间并没有balance，于是使用命令

balance_inter_clock_delay -clock_trees [clk_800M clk_Ch1_400M clk_Ch2_400M clk_Ph1_ch2_200M clk_Ph2_ch2_200M clk_Ch1_400M_sub_32_64_128_256_512_1024] -max_target_delay 0.4

得到的结果除了800M时钟，其余各个时钟都平衡了，如下:

Scenario : func_wc_cmax
  Clock: clk_800M
  Scenario: func_wc_cmax
  Clock Pin                                            Latency    CRP      Skew
----------------------------------------------------------------------------
  u_clk/clk_Ch2_400M_reg/CLK             0.0234                                 wrp-+
  u_clk/clk_Ch2_400M_reg/CLK             0.0222    -0.0000   0.0012    wrp-+
----------------------------------------------------------------------------
  Clock: clk_Ch1_400M
  Scenario: func_wc_cmax
  Clock Pin                                          Latency      CRP        Skew
----------------------------------------------------------------------------
  u_tical_cal_Data1_reg_1_/CLK            0.9007                                wrp-+
  u_tical_cal_output1_reg_1_/CLK         0.8035    -0.0263   0.0708    wrp-+
----------------------------------------------------------------------------
  Clock: clk_Ch1_400M_sub_32_64_128_256_512_1024
  Scenario: func_wc_cmax
  Clock Pin                                            Latency    CRP        Skew
----------------------------------------------------------------------------
  u_main_sys_Count_reg_14_/CLK         0.8507                                wrp-+
  u_main_timing_ctl_finish_reg/CLK       0.7788    -0.0270   0.0449    wrp-+
----------------------------------------------------------------------------
  Clock: clk_Ch2_400M
  Scenario: func_wc_cmax
  Clock Pin                                               Latency    CRP      Skew
----------------------------------------------------------------------------
  u_tical_data_Gain_ch2_reg_4_/CLK       0.8930                                 wrp-+
  u_tical_abs_Data_ch2_reg_47_/CLK       0.8072    -0.0276   0.0581    wrp-+
----------------------------------------------------------------------------
  Clock: clk_Ph1_ch2_200M
  Scenario: func_wc_cmax
  Clock Pin                                                Latency      CRP       Skew
----------------------------------------------------------------------------
  u_tical_mul_1/dout_reg_28_/CLK             0.8388                                wrp-+
  u_tical_data_Gain_ch2_a_reg_32_/CLK    0.7483    -0.0244   0.0660    wrp-+
----------------------------------------------------------------------------
  Clock: clk_Ph2_ch2_200M
  Scenario: func_wc_cmax
  Clock Pin                                            Latency    CRP         Skew
----------------------------------------------------------------------------
  u_tical_cal_Gain_b_reg_0_/CLK          0.7440                                 wrp-+
  u_tical_mul_2/cof_reg_27_/CLK          0.6527    -0.0271   0.0642    wrp-+
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请问这是为什么啊

fangwang85

确实发现有时候工具做不平的情况