altera的ddr3硬核控制器问题

zhouyu007com · 发表于 2015-6-25 21:01:19

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各位大神好，小弟最近在做altera的arriav的FPGA的ddr3的开发。目前ddr3使用altera的ip核：是ddr3 sdram controller with uniPHY。然后时能额硬的接口，仿真时出现了下面的问题：1，如果设置成为全校验，那么初始化无法成功
2，如果设置跳过校验，那么通过avalon写数据，dq有数据，cas，ras，we的时序也对，但是读数据时dq没有数据，但cas，ras，we的时序也对。同事avalon的读有效拉高对应的时间。
这到底是为什么呢？
上述两个问题困扰了小弟好久，请各位大哥指点！

董小三 · 发表于 2015-6-26 06:09:43

请问什么叫全检验？

zhouyu007com · 发表于 2015-6-26 08:50:16

回复 2# 董小三

就是生成ip的时候有个calibration的选项，如果选择full还是选择skip。因为我选择skip的时候，逻辑仿真控制器的初始化成功了，然后写入数据和读出数据的cas，ras和we都是正确的时序，但是选择full的时候初始化都成功不了，因此我觉得我读不出数据是因为控制器实际上没有初始化成功，驱动ddr3的时序出了问题，求解释！

zhouyu007com · 发表于 2015-6-26 11:12:56

自己顶一下，免得沉下去了。请大家给点指导啊！

blackAJ · 发表于 2015-6-30 16:16:22

DQ/DQS 是inout

snoobby · 发表于 2016-1-27 19:36:48

回复 1# zhouyu007com

你好，我现在也在做DDR3配置开发，等于从零开始，硬件配置都不确定，能加个QQ好友，讨论一下吗？我的qq号：865878095。真的很急，帮我调好了有红包发的，多谢了！

myself2004 · 发表于 2016-1-28 12:54:33

回复 1# zhouyu007com

有没有上板试过？板子上DDR3的初始化能否完成？

edwardk · 发表于 2018-12-19 08:40:50

学习中。。。

[求助] altera的ddr3硬核控制器问题

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