altera的ddr3硬核控制器问题

zhouyu007com · 发表于 2015-6-25 21:01:19

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各位大神好，小弟最近在做altera的arriav的fpga的ddr3的开发。目前ddr3使用altera的ip核：是ddr3 sdram controller with uniPHY。然后时能额硬的接口，仿真时出现了下面的问题：1，如果设置成为全校验，那么初始化无法成功
2，如果设置跳过校验，那么通过avalon写数据，dq有数据，cas，ras，we的时序也对，但是读数据时dq没有数据，但cas，ras，we的时序也对。同事avalon的读有效拉高对应的时间。
这到底是为什么呢？
上述两个问题困扰了小弟好久，请各位大哥指点！

董小三 · 发表于 2015-6-26 06:09:43

请问什么叫全检验？

zhouyu007com · 发表于 2015-6-26 08:50:16

回复 2# 董小三

就是生成ip的时候有个calibration的选项，如果选择full还是选择skip。因为我选择skip的时候，逻辑仿真控制器的初始化成功了，然后写入数据和读出数据的cas，ras和we都是正确的时序，但是选择full的时候初始化都成功不了，因此我觉得我读不出数据是因为控制器实际上没有初始化成功，驱动ddr3的时序出了问题，求解释！