vhdl verilog混合仿真求助

geminihzh · 发表于 2007-4-17 23:59:19

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由于vhdl是靠architeture来写rtl的，如果将一个模块换成verilog model后，在以vhdl testbench 来compile时会报错说verilog的model没有architeture。
要怎么将一个verilog的model放到vhdl的top以及相关的结构中仿真？
是需要有什么链接的文件吗？

没有plus版的详细教程例子，不知道怎么做啊~~
先谢谢各位兄台啦~~

wice3 · 发表于 2007-4-18 12:20:01

可以使用x－tech的vhdl 到verilog 互相转换的软件

geminihzh · 发表于 2007-4-18 23:57:39

谢谢楼上的方案
但是我想不转化，想用混合仿真来测试function，Modelsim是可以的，但是不知道要怎么链接
在网上也没有找到解决方案，望高人指点

wice3 · 发表于 2007-4-19 12:57:14

D:\program\Modeltech_6.0\examples\mixedHDL
看这个例子

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