关于UVM平台中的reference model问题

时光机器人

各位大神，我正在学习UVM平台的搭建，我想知道reference model怎么写，张强大神的那本书上的例子直接复制了transaction里面的东西给了reference model和scoreboard ，那正常情况下应该怎么写？      还有各位大神，我想写一个和MATLAB的接口来作为reference model ，有没有建议和方法要教我怎么写？

Bil_LL

同问，请问楼主有找到这方面的资料吗？可以分享一下吗，谢谢！

helen.liang

请问楼主reference model怎么访问寄存器，实现与DUT相同的功能，dut里面有好几个寄存器那种

花伴星空

1. model没写过很复杂的，所以下面内容仅供参考
2.根据《UVM实战1》：UVM中并没有针对reference model定义一个类，所以通常，reference model都是直接派生自uvm_component。reference model的作用就是模仿DUT，完成与DUT相同的功能。DUT是用Verilog写成的时序电路，而reference model则可以直接使用SystemVerilog高级语言的特性，同时还可以通过DPI等接口调用其他语言来完成与DUT相同的功能。reference model的输出被scoreboard接收，用于和DUT的输出相比较。DUT如果很复杂，那么reference model也会相当复杂。我理解为：不考虑综合效果的dut。所以其实怎么写这个概念比较空泛，而是dut的功能是怎么样的，model也接收相同driver的情况下，能实现类似的效果
3.matlab部分，红皮书的SV及UVM接口应用章节有一些内容作为参考

helen.liang

花伴星空 发表于 2023-6-28 09:39
1. model没写过很复杂的，所以下面内容仅供参考
2.根据《UVM实战1》：UVM中并没有针对reference model定义 ...

大神，从哪里可以找一些reference model的案例

xuehao94

reference model 目前我还没写过； 因为作为dut的输出比对，咱们的reference model给出的必须是golden的，才有对比的意义；不能自己随便写一个就可以；即使自己开发， 也要经过评审 ，得到验证经理或者其他人认可；否则出了问题漏了bug，责任就是你的；  要不就自己买vip，要不就自己走流程开发vip，算法的有c model；

Distent

1、张强那本书中直接拷过来用是因为他的DUT就不是DUT，只是一个为了验证而做的sv的module。真正的dut是verilog等HDL代码，因此他是可综合的，不是sv这种代码，sv代码是和dut用的hdl不一样的，RM是根据设计的spec文档做的sv模型，因此要保证他们输出的内容组合成的item是一致的才能通过验证要求。

2、如果你是打算用matlab做验证的话，不一定需要按照UVM的这种RM+SCB的架构，我举个例子，可以通过monitor把你需要观察的数据包（item）通过file打印的方式存下来到一个.log之类的文件内，然后在某个check_phase里面直接用cmd调用matlab，用matlab函数.m吃下这个.log，然后去做判断性能指标或者是每个时间点输出的data是否相同，然后打印出对应的matlab.log，里面可以打印你想要打印的东西，例如对比不过你就打印error。最后check_phase再grep这个matlab.log，看看有没有例如error之类的关键字，有的就打印uvm_error,这样就实现了调用matlab做验证的方法。当然这只是其中一种思路，还有别的方法你可以想一想。可能UVM也有支持matlab的接口，这个我就不得而知了

未至之境

我做过算法之类的验证平台， reference model在算法里面就是从新把算法逻辑再写一遍 把输入值从mon中拿到ref里面 ，然后在传到sb里面跟你test里面的计算值对比。你要是想简单点直接都能在seq里面实现ref的功能