dc关于综合参数传递的问题 ，附图！

chenniao

做DC综合，遇到RTL代码中例化模块频繁使用参数传递的问题，参数传递简单高效，但是对于DC综合，却无法正常完成，总是error :后指出对应的reference找不到，是不是compile命令下需要加选项的问题？ 附图如下：





PS: 如果例化时所有模块传递的参数都一样，则可以正常综合。

请高手指教，谢谢！

chenniao

大牛都不在？顶起来先！

sjtusonic

读RTL时不能用read命令，需要用analyze + elaborate两个命令分两步即可

timchen0716

是不是你DC脚本有问题？parameter可以不同的值啊。

chenniao

回楼上，应该是读入的问题，我用的都是read_verilog，我先试试analyze + elaborate .先谢！

382076215

回复 5# chenniao


   你好，我也遇到了相同的问题，用analyze也报错，如果你也解决该问题，能否将正确命令发给我，谢谢！

icfbicfb

define 参数文件读入了没？

iknowzxc

请问问题解决了吗，我也遇到了相同的问题

虾兵

按照楼上的提示，将read_verilog改成：
analyze -format verilog aaa.v
analyze -format verilog bbb.v
analyze -format verilog ccc.v
elaborate aaa.v
就解决传参的问题了，谢谢各位

Fantom_Ya

发现了一个问题，如果读入这个文件之前，有其他错误，这里使用analyze来读入也是会报错的。
我前面有一个地方多写了一个等于号，
== 写成了 ===
所以也报错参数找不到。