set_clock_gating_check中的 setup和hold值如何设置？

xiaocat85 · 发表于 2015-6-9 10:15:20

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本帖最后由 xiaocat85 于 2015-6-9 10:16 编辑

在设计中，需要用clock gate，就是有一个module，在某个时刻可以将其整个clock关掉。现在用的lib中没有ICG cell，所以需要自己用DFF（下降沿）和AND来搭一个，为了保证没有glitch，所以准备用set_clock_gating_check来约束一下，问题是应该如何取 setup和hold的值呢？在power compiler UG里面有关于这个地方的描述，但是我没有看明白，在latch－free的情况下，为什么需要多增加半个clock cycle 呢？各位大神指点一下，多谢！

xiaocat85 · 发表于 2015-6-9 10:17:37

这里也有相关的讨论
http://edabbs.com/viewthread.php?tid=123830&extra=page%3D31

icfbicfb · 发表于 2015-6-9 13:21:49

没有icg的lib，啥老工艺啊

xiaocat85 · 发表于 2015-6-9 14:10:51

回复 3# icfbicfb

dongbu的，相对偏门。。。。

xiaocat85 · 发表于 2015-6-9 21:21:55

继续顶，等高手解答

xiaohe8696 · 发表于 2015-6-26 13:03:33

icfbicfb · 发表于 2015-6-26 17:05:22

写0也行的，相当于用.lib 里面的数值，不增加额外的余量

hjacky2010 · 发表于 2015-6-27 16:04:16

写0也行的，相当于用.lib 里面的数值，不增加额外的余量
icfbicfb 发表于 2015-6-26 17:05

登录/注册后可看大图

斑竹简单粗暴！

annlin0301 · 发表于 2015-7-2 09:10:34

本帖最后由 annlin0301 于 2015-7-2 09:11 编辑

這是active-high clock gating,for setup time check ,clock 正半週ok ,但要符合hold time check ,就需在clock 的負半週,所以要符合setup/hold time check ,就需用clock 負半週

ricvadim · 发表于 2024-4-4 07:55:41

謝謝你提供的好材料。我們希望您的資訊將繼續令我們滿意。

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