Cadence 5141 Hierachy Editor仿真报错 请大神指点

Ronalren

大家好，最近小弟在用5141版本的Hierachy Editor进行仿真，目的是比较全部schematic组成的PLL和全部veriloga组成的PLL的电路噪声性能差多少。以分频器DIV为例，在之前用schematic搭建的DIV基础上，新建hierachy editor,出现configview。基本设置如下
      Top Cell:      Library: mylib_PLL_final.     Cell : PLL.     View:schematic.
Global Bindings:  Library List: mylib_PLL_final.    View List为template选spectre后自动添加。

现在的问题是，在Cell Bindings里面View to use一栏里，当我想把DIV模块由schematic换成veriloga之后，tran仿真就会报错。出错信息如下：
ERROR： Netlister： Unable to descend into any of the views defined in the view list:"veriloga" for instance I47(即分频器) in cell "PLL" .
Either add one of these views to : Library:example, Cell: divider.or modify the view list to contain an exiting view.

从网上和问别人了解到，好像一个symbol，比如divider的schematic和veriloga的顺序有影响？我是先cmos schematic，生成symbol，后来添加的veriloga. Global Bindings中的stop list由默认的spectre改为veriloga还是会报上述错误。

请问怎么解决?

Ronalren

自己顶一下。。求关注 求解答

Ronalren

为什么没有人来。。。求指教啊