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楼主: linghuqiubai

[求助] Vivado的debug core怎么用?

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 楼主| 发表于 2015-9-4 17:21:20 | 显示全部楼层
回复 20# SRY

没遇见过
发表于 2015-9-6 21:36:56 | 显示全部楼层
这个和时钟频率有关吗,我看有关资料说运行的频率需要比JTAG的频率低。
发表于 2015-9-6 23:43:22 | 显示全部楼层
这个问题我遇到过,其实第一种情况是你的时钟信号可能没加入成功(比如外部输出时钟信号没进来或者幅度太小,内部时钟可能没有lock);第二种情况是,你输入到ila核的时钟频率不合适。其实,ila就是个采样你需要的查看的信号的始终,因此最好是直接用外部始终的mmcm生成大于你需要采集信号的最高频率来采样(具体多大频率,看你采样点数的需求和你信号的频率了)
 楼主| 发表于 2015-9-7 17:51:28 | 显示全部楼层
回复 22# SRY

这个不太清楚
 楼主| 发表于 2015-9-7 17:55:24 | 显示全部楼层
回复 23# Y.R.Wan

多谢指教!但我感觉这两种都不符合我的情况:
(1)当我直接用外部时钟作为采样时钟时,采样过pll_locked信号,是锁定的。而且,我的复位信号也是由外部复位信号和pll_locked信号共同产生的,若PLL没有锁定,则系统会一直处于复位状态。所以排除第一种情况。
(2)我一开始采用的MMCM生成的时钟和后来直接采用的外部输入时钟是同频率的,所以也排除第二种情况。
发表于 2015-11-6 11:17:03 | 显示全部楼层
遇到同样的问题了,用的DCM过后的时钟,昨天还好好的,今天下载后就报这个问题了,把ila的时钟改成DCM之前的就好了,是因为ila没有检测到时钟输入才出现这问题
发表于 2016-3-8 20:35:19 | 显示全部楼层
我现在也遇到这个问题 怎么解决的?
发表于 2016-3-8 20:37:52 | 显示全部楼层
能不能加我一下  qq942584751  谢谢了  我的之前调试ddr3的时候正常的  现在自己写了个简单的跑马灯想插入lia核都不行了  出现了跟你一样的错误!难道是ila的clk有问题?
发表于 2016-3-10 08:52:54 | 显示全部楼层
回复 28# 942584751


   请问你后来怎么解决的?
发表于 2016-3-26 20:45:45 | 显示全部楼层
我只想测流水灯的数据,结果始终是一个值,可能Ila的时钟频率太高了,所以想降低Ila的时钟频率,但是ila得clk可能有要求,总是提示错误ERROR: [BD 41-237] Bus Interface property FREQ_HZ does not match between /ila_0/SLOT_0_AXI(25000000) and /processing_system7_0_axi_periph/s00_couplers/auto_pc/M_AXI(100000000)
ERROR: [BD 41-237] Bus Interface property CLK_DOMAIN does not match between /ila_0/SLOT_0_AXI(design_1_processing_system7_0_0_FCLK_CLK3) and /processing_system7_0_axi_periph/s00_couplers/auto_pc/M_AXI(design_1_processing_system7_0_0_FCLK_CLK0)


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