请教一个ise 综合后仿真的问题

xduryan

请问：在ISE的XST下边有个Generate Post-Synthesis Simulation Model，双击后产生综合后仿真模型*_synthesis.vhd/v文件，下一步该怎么办？仿真在怎么继续进行？因为在View/Simulation下拉菜单下只有Behavioral/Post-Translate/Post-Map/Post_PAR等选项，没有Post-Synthesis选项，那综合后仿真该如何整？

polozpt

综合仿真和Behavioral对应
Post-Translate/Post-Map/Post_PAR分别对应translate、map、place的仿真。一般写完程序进行功能仿真就可以了，功能逻辑满足后，直接palce，gen bit file。
在palce报告中看时序分析即可，若不满足在修改程序就行了。感觉后仿真意义不是很大，除非你是做评测的。

wjght13

我一般把 生成的仿真文件和sdf文件重新拷贝到一个新目录，拿modelsim仿真。

不习惯在ise里边直接运行。纯属个人习惯。

greenpine

一、RTL行为级仿真
      在大部分设计中执行的第一个仿真将是RTL行为级仿真。这个阶段的仿真可以用来检查代码中的语法错误以及代码行为的正确性，其中不包括延时信息。如果没有实例化一些与器件相关的特殊底层元件的话，这个阶段的仿真也可以做到与器件无关。因此在设计的初期阶段不使用特殊底层元件即可以提高代码的可读性、可维护性，又可以提高仿真效率，且容易被重用。（绝大部分设计人员将这个阶段的仿真叫功能仿真！）




二、综合后门级功能仿真   （前仿真）
      一般在设计流程中的第二个仿真是综合后门级功能仿真。绝大多数的综合工具除了可以输出一个标准网表文件以外，还可以输出Verilog或者VHDL网表，其中标准网表文件是用来在各个工具之间传递设计数据的，并不能用来做仿真使用，而输出的Verilog或者VHDL网表可以用来仿真，之所以叫门级仿真是因为综合工具给出的仿真网表已经是与生产厂家的器件的底层元件模型对应起来了，所以为了进行综合后仿真必须在仿真过程中加入厂家的器件库，对仿真器进行一些必要的配置，不然仿真器并不认识其中的底层元件，无法进行仿真。Xilinx公司的集成开发环境ISE中并不支持综合后仿真，而是使用映射前门级仿真代替，对于Xilinx开发环境来说，这两个仿真之间差异很小。

三、时序仿真  （后仿真）
      在设计流程中的最后一个仿真是时序仿真。在设计布局布线完成以后可以提供一个时序仿真模型，这种模型中也包括了器件的一些信息，同时还会提供一个SDF时序标注文件（Standard Delay format Timing Anotation）。SDF时序标注最初使用在Verilog语言的设计中，现在VHDL语言的设计中也引用了这个概念。