如何使用 cadence自带的 adc_dnl_8bit 测量 DNL

microrh · 发表于 2015-5-19 10:41:23

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各位，请教个问题，在cadence发现了 adc_dnl_8bit这个元件，是verilogA的理想模型，现在的问题是，对于该block的out端口接ＡＤＣ的输入还是其他有些问题；以及如何跑仿真，是．ｔｒａｎ设置时间还是有其他的方法，大谢~

microrh · 发表于 2015-5-20 13:37:27

自问自答吧，昨天终于弄明白了，似乎.tran就能得到结果，但因为给的verilogA代码里面的上升时间设置的太大了，为30us，所以周期要设置大一点，这点也可以自己手动改，然后得到的DNL值会在input.dat里面，和input.scs在一个文件夹里的

liangmumu · 发表于 2015-10-27 11:52:28

vout是接到adc的输入吗？

kramo · 发表于 2018-5-22 22:25:30

回复 2# microrh

请问楼主，我在仿真的时候出现错误，L: The following branches form a loop of rigid branches (shorts) when added to the circuit: V2:p (from net4 to 0)
微信图片_20180522222714.png

kramo · 发表于 2018-5-22 22:27:37

回复 3# liangmumu

vout就是DNL的输出值吧，怎么会接输入呢？

buddhamax · 发表于 2019-7-16 17:54:21

kramo 发表于 2018-5-22 22:25
回复 2# microrh

请问楼主，我在仿真的时候出现错误，L: The following branches form a loop of rigid b ...

vclk是输出

平安IC · 发表于 2021-2-3 22:10:57

mark一下

Catherinemolt · 发表于 2021-4-8 11:19:59

您好，请问楼主仿真的时候connect rule是怎么设置的啊，我把connectlib复制到tsmc的文件夹里之后，在其cds文件中写了DEFINE connectLib ./connectLib，然后library manager里出现了connectLib，但是跑仿真的时候还是报错了，说unable to find a unit named 'connectLib .ConnRules_18V_full_fast:connect' in the libraries,请问我是设置错了吗？因为这个毕设停滞几天了

zjz192837465 · 发表于 2021-4-14 15:58:51

请问是和FFT一样设置的仿真参数吗

康康学电路 · 发表于 2021-4-27 19:21:59

dac怎么测DNL?

[求助] 如何使用 cadence自带的 adc_dnl_8bit 测量 DNL

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