calibre lvs layout 提取中seed promotion的问题

lianjiakuang · 发表于 2015-5-7 11:29:04

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本帖最后由 lianjiakuang 于 2015-5-7 17:19 编辑

数字电路LVS在提取layout时，所有std的内部电路都没有提取出来，举个例子：.SUBCKT INV_X1M_A9TS
** N=9 EP=0 IP=0 FDC=0
*.SEEDPROM
.ENDS

不知道是哪个设置导致的，有没有同学碰到过类似的问题？
关于seed promotion有没有一个简明扼要的解释，看guide看得头都大了。

追驰Chasing · 发表于 2023-10-21 12:49:33

解决了吗，我也遇到这种问题

菜鸟一号 · 发表于 2023-11-2 15:19:34

seed shape overlap

kade_kay · 发表于 2024-7-9 13:27:31

所以，解决了嘛

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