formality比较ddc和gate

nogains

客户给出了一个IP的DDC文件，在综合时直接读入该ddc，写出whole chip的netlist文件。
在做formality时，将我们设计的RTL和客户的DDC读入作为ref，将综合出的netlist做为imp，
进行到verify时，总是报如下错误：
Error： The reference container has DDC design (s) with unmapped operators. (FM-396).

另：为了检查客户的DDC，用dc_shell读入该ddc后，直接写出verilog文件，可以看出是gtech格式的，包含
GTECH_OR2, SEQGEN, SELECT_OP......。怀疑是用到了DesignWare的内容。是不是在formality时需要设置参数啊？

请大拿指点迷津啊！

icfbicfb

最好map(compile)下吧， 否则就是gtech格式的

jiazhang

回复 1# nogains
您好，问题解决了吗？

我看error 提示的应该是没有读入这个IP的db(库文件)吧

zwxzmsn

回复 1# nogains
楼主，上述问题你解决了没有？能否告知方法。谢谢

rcliu1975

能否告知方法?

金角大王G

请问下这个怎么解的啊？我这边也遇到这个问题

semon_lee

hi,我这边也遇到了类似的问题。我先是将ddc吃进dc 突出gtech.v，里面确实是gtech 和 select_op等内容。然后我用gtech.v和dc后的网表进行对比。但是读gtech.v时，fm报cannot link ref  select_op等cell。我明明read_db时已经吃了fm 自带的stand.sldb。求解

semon_lee

semon_lee 发表于 2022-6-16 11:13
hi,我这边也遇到了类似的问题。我先是将ddc吃进dc 突出gtech.v，里面确实是gtech 和 select_op等内容。然后 ...

更新一下最新思路，吃进去ddc文件后，compaile，然后写出gtech 网表，并且设置了svf。fm时吃了两个svf，ddc2gtech & ddc2syn的。然后按照网表比网表的方式进行对比。在读imp时出现cannot link cell 的错。然后i workspace create fail。继续debug吧

semon_lee

semon_lee 发表于 2022-6-28 10:25
更新一下最新思路，吃进去ddc文件后，compaile，然后写出gtech 网表，并且设置了svf。fm时吃了两个svf，d ...

前一段时间较忙，fm暂时停止。最近开始继续攻克。
目前基本思路已经确定，即unmap的ddc需要进行最简单的compile，然后用map之后的gtech netlist 也好，用完全map到std.db上的syn netlist也好，与正式综合后的syn 网表进行比较。
但都出现了fail，有一些dff 比不过。初步来看是一些latch 的问题，设置set_verification_clock_gate_hold_mode 后继续try。
何其难啊，何其难~~~

semon_lee

semon_lee 发表于 2022-7-22 11:33
前一段时间较忙，fm暂时停止。最近开始继续攻克。
目前基本思路已经确定，即unmap的ddc需要进行最简单的c ...

最简单的compile的纯map无opt的gate netlist和综合出正式的gate netlist 为什么会fail呢？有可能是latch的原因！！！继续try