formality比较ddc和gate

tinker0218

semon_lee 发表于 2022-7-22 11:36
最简单的compile的纯map无opt的gate netlist和综合出正式的gate netlist 为什么会fail呢？有可能是latch ...

请问兄台该问题解决了吗？

semon_lee

semon_lee 发表于 2022-7-22 11:36
最简单的compile的纯map无opt的gate netlist和综合出正式的gate netlist 为什么会fail呢？有可能是latch ...

最新情况： 采用策略为，让客户用rtl综合出gtech.v，客户用rtl2gtech fm pass；我用客户给的gtech.v再进行dc，然后fm pass，可是，时序巨差，pr根本用不了。原因是rtl2gtech时进行compile，gtech.lib本身没有时序信息，导致没有优化。而到了gtech2syn时，两者都是门级网表，但是优化力度很小。于是该方案，虽然fm pass ，但是结果却用不了。最终解决该问题的办法是，客户使用加密后的二进制rtl，dc 和fm都可以认，也都可以进行。
最终结论如下： rtl2ddc 无论compile 或是没有complie都不能进行大规模设计的fm。想保护代码又想fm pass，只能使用rtl加密，加密成.sv格式。

semon_lee

tinker0218 发表于 2022-8-16 16:54
请问兄台该问题解决了吗？

已解决，看我下文~

semon_lee

semon_lee 发表于 2022-8-20 15:23
最新情况： 采用策略为，让客户用rtl综合出gtech.v，客户用rtl2gtech fm pass；我用客户给的gtech.v再进 ...

当然，如果不嫌麻烦的话，可以修改gtech.lib里面的内容，给每一种cell，人工添加时序信息。转db，然后进行rtl2gtech的综合。但这个是个大活，比较耗时，需要用其他库里面的时序模型一个一个粘贴过来。而且时序也有可能不准。

tinker0218

semon_lee 发表于 2022-8-20 15:23
最新情况： 采用策略为，让客户用rtl综合出gtech.v，客户用rtl2gtech fm pass；我用客户给的gtech.v再进 ...

果然和我遇到的问题一模一样，客户给我的也是先给gtech再给ddc，最终卡在fm