在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 38301|回复: 59

[求助] cadence中怎么对adc测试INL与DNL?

[复制链接]
发表于 2015-4-13 15:10:43 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
如题,在cadence中做了个sar-adc,十位并行输出,怎么测试INL与DNL?看到有把结果导出到MATLAB分析的。那么问题来了。
1.怎么保存adc的输出结果?在spectre里能直接保存么?什么格式文件?
2.怎么把保存的文件导出来?毕竟在服务器上。
3.MATLAB是在本地仿真是么?MATLAB上还需要编写代码么?
4有没有相对简单的方法?有没有相关资料可以参考?
希望大神能不吝赐教!万分感谢!
 楼主| 发表于 2015-4-13 15:37:30 | 显示全部楼层
回复 1# caotulang

在某论文的静态参数测试中看到这样一句话 verilog.png
   用verilog—a编写的模块是什么模块?存储器?
 楼主| 发表于 2015-4-13 20:29:27 | 显示全部楼层
回复 2# caotulang

看了何乐年的书之后,我可以把十位输出中的一位输出为一个文件了,可以通过matlab,把电压值转为1.0.
   单端输出.png   但是一共有十条输出呢,怎么把这十条并行输出转换为一个串行码?手工修改的话,点太多了。
有大神么?
发表于 2015-4-13 21:39:53 | 显示全部楼层
这个问题我可以帮你解决
首先,利用cadence中理想的8位DAC改写成10位的DAC
即将数字码转换为模拟台阶。
跑够足够长的周期,相干采样,选取足够多的采样点,10位最少1024,如果需要测试INL和DNL,可以参考美信的Maltab代码,建议样本4096个点以上
 楼主| 发表于 2015-4-13 22:44:12 | 显示全部楼层
谢谢你的回答,但是我是新手,有些还是不懂
cadence的理想DAC在哪里?analogLib中么?我找了好像没有
相干采样通过什么采样呢?ocean命令么?
美信matlab代码好找么?我先搜索下,你要是有能copy一份么?
 楼主| 发表于 2015-4-14 07:34:31 | 显示全部楼层
回复 4# zengyl


还是说直接将波形导出,在matlab里面采样?
 楼主| 发表于 2015-4-14 09:33:47 | 显示全部楼层
回复 4# zengyl


   理想DAC是在verilog—a里面是吧?但是现在有个问题是打不开modelwriter了。之前点了不提示使用modelwriter,直接 text editer了
发表于 2015-4-14 10:02:15 | 显示全部楼层
回复 7# caotulang
理想DAC在analoglib上面的alihld里面,是用Verilog-a写的理想模块,你可以将这个理想模块复制到自己的lib里面。然后通过改写里面的代码,将8位变为10位,改写不难,记得里面有vref和vtran,vref是你的参考电平,vtran是转换中间点。相干采样建议你自个看看书,这个不能拿一句我是新手就能敷衍过去。输入正弦波,正弦波的频率比上你ADC的采样频率=采样周期各数N比上采样个数M,这个M最小1024,建议4096.
美信的代码本区就有,你自己找找
你10位的数字码输出后,经过理想DAC后会还原成模拟台阶。你在cadence波形里找到tool里面的table。里面我记得有些东西要填写,就是你选点的起始时间和截止时间,然后下面是你选择的采点间隔。这个不知道你ADC的具体参数,我就不跟你说具体数值了吧。。。填写完后点击Ok,就会出来波形采样点了,你选取1024(2048、4096)个采样点在matlab里跑fft,可以知道SNDR、SFDR、ENOB、THD等
INL和DNL也有相应的代码,你自己找找。
发表于 2015-4-14 10:03:05 | 显示全部楼层
我想我应该表达得很清楚了,打字真累
 楼主| 发表于 2015-4-14 10:10:00 | 显示全部楼层
回复 8# zengyl


   在analoglib中没有找到你说的alihld这个模块呢。恩我现在大概懂这个流程了。就是用理想DAC转换成模拟波,再把波形导出。matlab的代码也找到了。现在问题是找不到理想DAC模块。在论坛里找了找,有说在verilog-a里的modelwriter里有理想模块的。但是我这cadence中打开verilog-a也不弹出modelwriter的窗口。所以现在是卡在第一步了。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

×

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-3-29 13:09 , Processed in 0.029096 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表