版图后仿出问题了

zhb19900612 · 发表于 2015-4-6 16:17:44

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用cadence virtuoso 画版图，DRC和LVS都通过了，提起了版图的寄生参数，进行后仿真时，在DC仿真过程中，NMOS的偏置电压为零（原理图时偏置正常），出现这种情况怎么解决啊?

gaozhiqiang · 发表于 2015-4-6 20:08:21

是否偏置电压的节点接错了

zhb19900612 · 发表于 2015-4-6 22:19:45

回复 2# gaozhiqiang

不能吧，LVS通过了，说明版图和原理图的接法是一致的。

maomao198477 · 发表于 2015-4-8 13:11:43

网表有问题

zhb19900612 · 发表于 2015-4-8 17:22:26

回复 4# maomao198477

应该没问题的，实验室的cadence不需要导出GDS文件再去CALIBRE里提参数，CALIBRE直接集成在cadence里。可以直接提。所以应该不会错的。不知道是不是这种解释？

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