当前项目芯片投片回来，测试某算法偶尔出错，寻求达人支招。

wisdom_luy

当前项目芯片投片回来，测试某算法偶尔出错，寻求达人支招。
现在倾向于怀疑是后端物理方面的原因，已确认过时序，压降，功耗。

求助达人支招，看后端物理方面是否有别的什么原因会引起该现象？非常感谢！

RNA2012

设计里有异步逻辑或者跨时钟域的问题吗？

icfbicfb

前端能去仿真下么，真的一点问题没有？

后端要排除自身原因很简单：
1） sta 报告过了， 问下你们是多少Mhz的设计，什么工艺
2） power-irdrop分析过了，以目前的芯片测试功耗再做下
3）calibre drc，lvs过了，把各个report再看下，
4）formal过了，看报告
5）封装可以去检查下，pcb环境等

因此原因只能赖到fab生产头上了，比如pcm，wat参数等，造成芯片不稳定
多测一些样品看看，或者升温，加压多看看

meteor_lxy

顶2，3楼的回复，再罗列一下我能想到的思路：
1. 是否与memory有关？如果有关，是否跟访问某些位有关？检查mbist覆盖率以及dft测试码能否覆盖该算法。
2. 是否存在跨时钟域路径？检查对接逻辑设计是否可靠。
3. 是否存在时钟切换？检查切换逻辑是否可靠，无毛刺。
4. 是否涉及false-path，multi-cycle，max-delay, min-delay等路径？检查STA时的SDC是否正确设置。
5. 是否涉及IO？检查有关的IO约束是否达标，是否跟板级环境一致。
6. 功耗大吗？检查该算法下的Dynamic IR-Drop是否达标。
6. 后端的所有检查再做一遍。
7. 封装和PCB的设计再检查检查。
8. 多换一些芯片，调整频率，电压，温度等参数测一下，看出错概率多大？

个人经验，出现这种不稳定情况，前端出问题的可能性要比后端大，建议前端想办法在后仿环境下复现该现象。

wisdom_luy

感谢大家的回复，我抓紧去排查一下。

wisdom_luy

前端能去仿真下么，真的一点问题没有？

后端要排除自身原因很简单：
1） sta 报告过了， 问下你们是多少 ...
icfbicfb 发表于 2015-4-1 17:58

                               
登录/注册后可看大图

   主频才50M, HHGRACE 130工艺由于主频低，之前没有考虑过crosstalk SI 等问题，这方面可能会有影响吗？谢谢！

damonzhao

回复 6# wisdom_luy


   不应该这方面的问题

wzh27

I would assume you've cleaned all the formal, drc/lvs and we could focus on PVT
(1) Do you have LVT cells in the design? LVT cells might have larger process variation & cause timing issue.
(2) as suggested by icfbicfb, check power IRdrop one more time, on different corners, if there's any special hot spot?
(3) check if timing report has enough margin. I would also assume you've followed the OCV setting from foundry, double check if we have enough margin on the cells in IR_drop hot spots & temperature hot spots.

icfbicfb

130nm应该没啥lvt，si这些效应的，corner 用max，min就行了，没太多花样可言
跑50Mhz 很慢了， 按理说后端问题不大的，
而且不用ocv也行，  问下你signoff margin现在放多少，

woodhorse

复位后相同测试条件出错能否复现？可以确定是随机性的问题或确定性问题。
有没有多个时钟域？将时钟都配成同源，可以确定或排除跨时钟域问题。
后端有没有手工增加的metal。注意检查这些有没有与信号线short。有时增加的metal漏加了属性，会导致工具检查不出
降频，确定与setup有关还是与hold有关，
有没有用到SRAM，注意有没有SRAM相同地址竞争读写的情况，不同SRAM行为会不一样。