Verilog问题

zuonan1985

各位高手：
      请问如下程序有何本质区别？我发现第一种实现方式不很稳定,而第二种稳定，不知道什么原因？请各位高手帮我分析一下。主要功能就是DSP读取ADC转换完毕的结果。
第一种：
always @ ( posedge RD_S)
begin
case(ADDR[13:0])
14'b000000000000000:
begin
   DSPDATAReg [15:0]= ad_data[0][15:0];
end
14'b000000000000001:
begin
   DSPDATAReg [15:0]= ad_data[1][[15:0];
end
14'b000000000000010:
begin
   DSPDATAReg [15:0]= ad_data[2][[15:0];
end
endcase
end
第二种：
wire   dspreadsel[5:0];
assign dspreadsel[0]=(DSP_ADDR[13:0]==14'h00);//0x6400 0002
assign dspreadsel[1]=(DSP_ADDR[13:0]==14'h01);//0x6400 0004
assign dspreadsel[2]=(DSP_ADDR[13:0]==14'h02);//0x6400 0006
assign dspreadsel[3]=(DSP_ADDR[13:0]==14'h03);//0x6400 0008
assign dspreadsel[4]=(DSP_ADDR[13:0]==14'h04);//0x6400 000a
assign dspreadsel[5]=(DSP_ADDR[13:0]==14'h06);//0x6400 000c
always @ ( posedge RD_S)
begin
integer i;
for(i = 0; i < 6; i=i+1)
begin
  if(dspreadsel[i] == 1)
  begin
   DSPDATAReg <=ad_data[i];
  end
end
end

raulyrx

方式一， 是时序逻辑，应该是非阻塞赋值，<=。

eaglelsb

两种方法主要是判断的逻辑量，其实实现是一样的。
也就是，第一种，case(ADDR[13:0])有14bit，也就是2^14的逻辑判断量，而第二种只有7种而已。再加上你是组合逻辑，非时序逻辑，自然会不稳定罗。

如果你一定要用第一种方式，可以改成case(ADDR[2:0])， 用了多少逻辑地址就用多少bit，且要用default。

另外，代码风格最好用时序的，这样更稳定些。

heyitsyou

回复 2# raulyrx


   正解