（纯水）大家有什么想问的？问啥都行。

ston_qi

回复 30# ston_qi


    我水了，楼主还没回我。捉急了。

joemool

回复 28# 心愿


    好不好找不太清楚，基本上后端设计都从硕士毕业来的。本科学历的，往往具备3年工作经验转来的。
但是，没有什么是绝对的。只要给了面试机会，并且面试顺利，我相信是没问题的。

joemool

回复 29# wlliamwang


    这个问题比较难说，你要发帖到模拟layout那边去咨询。帮不上忙了。

joemool

回复 30# ston_qi

提高利用率，把面积缩小呗。
你说的没用的电容是个啥，decap？
我不太明白的你flow是怎么玩的。
跟形状关系不大，这在软件上来说不是问题。

hjacky2010

LZ谈谈经验呗，1个问题：
1. design里面，一般那些path会设置成为false path，那些path会约束成multicycle path；【越多栗子越好】：）

joemool

回复 35# hjacky2010

    这你要问前端的朋友，他们说这些clock sink之间没联系的，就可以false path。

hjacky2010

后端的话，不同工艺，比如噢，我有10nm 14nm 20nm 28nm 56nm的工艺的库，从经验的角度上，如何估计：每个工艺reg2reg之间的组合逻辑可以有多少时延，可以有多少级组合逻辑？（经验角度）

hjacky2010

顺便问下前端综合是那个板块。。。。mua

joemool

回复 37# hjacky2010


    还是要问前端，而且要看你用哪种OCV，时钟频率多少。好像要这么一种说法，逻辑组合延时一般小于时钟到达时间。虽然貌似我拿不出什么例子。

jiazhang

回复 14# taotao_ic

如果要在同一个 scenario 下既分析 setup 又 分析 hold，且 setup 和 hold 的derate value不一样，该怎么做呢？


我能想到的就是 使用 -min 和 -max 了 （虽然此时仍然只只是一个库）


set_timing_derate -min -early 1.0 -late value1


set_timing_derate -max -early value2 -late 1.0