诚心求教一个用延时的时钟采样的设计

xiaoyeah · 发表于 2015-2-27 10:01:44

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本帖最后由 xiaoyeah 于 2015-2-27 13:50 编辑

我做的项目里有这么一处特殊的设计，有一个spi端口的输入时钟sck，将这个sck延时了若干ns产生出了sck_d，用sck触发产生了信号A，A经过了一个组合逻辑产生信号B，这个信号B需要被sck_d相对于sck的同一个沿采样，想请教各位后端高手：
1.这个时钟的延时应该怎么实现呢？我尝试写了很多inverter，但综合时貌似被优化掉了
2.在做综合和STA时，应该怎么设置来检查timing，保证A经过组合逻辑后能被sck_d准确采样呢？或者说工具能不能检查这种特殊的采样呢

这个问题困扰我很久了，诚心求教，感激涕零！下图为该设计的时序图

时序.jpg

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