关于dc的问题

nancyjj90 · 发表于 2015-2-6 10:35:31

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初学者求助大家。。。design compiler脚本中的clk_period指的是什么？它和电路里的clk有什么关系？应该设多大合适？综合后插入buffer会影响latency吗？电路的频率到底由什么确定？

A1985 · 发表于 2015-2-6 11:04:58

时钟周期。

曦玄 · 发表于 2015-2-6 11:32:43

回复 1# nancyjj90

时钟的频率，它主要是跟你的电路的clk有关系，一般会大于电路中的clk的频率。
一般大的不是很多，比如你的电路clk为40MHz，那你就在约束中设50呗。

nancyjj90 · 发表于 2015-2-6 16:14:15

回复 3# 曦玄

那为什么数值设的不同关键路径报的不是同一条呢？是因为插入了buffer关键路径就可能变了吗？一个buffer会占用一个latency吗？

nancyjj90 · 发表于 2015-2-6 17:09:10

回复 2# A1985

那dc中设的这个时钟周期和RTL写的时钟周期有什么不同吗？还是说这两个就要设成一个值？

liuguangxi · 发表于 2015-2-6 22:37:47

DC设置的时钟周期通常比RTL里面实际周期稍小一些，即适当的过约束。

nancyjj90 · 发表于 2015-2-7 13:42:07

回复 6# liuguangxi

可不可以这么理解，就是dc里时钟周期设的越小，相当于加的约束越紧，所以电路的关键路径就越小。关键路径变小的原因是根据设定的约束在电路里插入了buffer，所以电路的面积也会变大。那这些buffer的插入会影响电路的latency吗？电路实际的latency要怎么得到呢？

liuguangxi · 发表于 2015-2-7 21:56:20

前端综合时候把clock看成ideal network，不考虑其latency。
buffer的插入会影响电路的latency，具体延时多少需要后端做完CTS之后才能获得比较准确的值。

nancyjj90 · 发表于 2015-2-8 10:59:30

回复 8# liuguangxi

我还是不太理解为什么时钟周期变了会导致关键路径报的不是同一条了呢

liuguangxi · 发表于 2015-2-8 21:23:58

关键路径报的是时序违反最厉害的那条路径

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