相同模块例化成ABC三相给同样的输入而输出得到了不同的结果

lhg09@qq.com · 发表于 2015-1-23 18:44:52

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如题，相同模块例化成ABC三相，给同样的输入而输出得到了不同的结果，这会是什么原因呢？
让人莫名其妙的是这三相中有的相输出与期望输出一致，有的相不一致。重新下载程序，发生错误的相又会发生变化，。。。。。有点让人无

语，在此求助。

教父 · 发表于 2015-1-28 20:43:55

按照楼上的一些办法尝试一下或许就有结果了

insunshinecn · 发表于 2015-1-28 11:01:33

回复 13# lhg09@qq.com

接收的地址或者发送的地址是不是用了department，如果用了，你调用的时候有没有把他们三个地址分开，如果没有分开，你写的都是一路的地址，当然其他的两路就感觉不能用了。查一下department这个参数，在例化的时候把参数重新拿出来赋值。A.department XXX=XXX。这样试试把。不拿出来很容易覆盖。具体你的代码是什么也没看过。感觉你的问题是覆盖。。。。

lhg09@qq.com · 发表于 2015-1-27 18:42:57

回复 12# insunshinecn

原先是一个模块中包含发送和接收模块，然后例化成ABC三相，今天把发送和接收分开就好了，不知道什么原因。。。。

insunshinecn · 发表于 2015-1-27 16:21:04

回复 6# lhg09@qq.com

你例化的时候把参数拿出来，重新给值试试看，或者你把这两个模块起不同名字，分别调用试试看。

lhg09@qq.com · 发表于 2015-1-26 21:33:56

回复 10# wgej1987

关键问题是重新下载后，输出错误的相会变，当然输出正确的相也会变，这会是什么原因？还是先看看逻辑分析仪吧谢谢

wgej1987 · 发表于 2015-1-26 17:50:47

仿真没问题，板子有问题，时序有错的可能性大，但是48M一般不会有timing问题，除非你的组合逻辑太复杂。还是用FPGA自带的逻辑分析仪看看把

lhg09@qq.com · 发表于 2015-1-26 16:49:26

回复 8# polozpt

仿真了，各个模块都有正确的输出

polozpt · 发表于 2015-1-25 09:22:22

回复 1# lhg09@qq.com

你仿真了吗？

glace12123 · 发表于 2015-1-24 23:16:59

即使是同源时钟驱动三个一样的模块，以为逻辑内部延时，也会导致三个模块运行不同步

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