带隙基准电压中的运放设计

何平 · 发表于 2015-1-23 09:15:29

回复 8# lwjee

我用的就是28nm工艺的，好像有点理解了，谢谢回复

何平 · 发表于 2015-1-23 09:31:23

回复 10# lwjee

谢谢您的回复，还有一个问题我不是很理解，就是上面电路图中的输入差分PMOS管，为什么要设置fingers=16，m=2呢，总宽为16u，这样fingers宽为1u，这个时候PMOS长为1u，fingers宽与PMOS长都为1u相等，是不是就是你说的最好的版图匹配呢？
m=2等效为总宽加倍为32u，可不可以直接用一个宽为32u的管子而令m=1，这两种情况有什么不同吗？谢谢

semico_ljj · 发表于 2015-1-23 11:20:20

真不错。

lwjee · 发表于 2015-1-23 15:22:57

回复 12# 何平

poly的最大面积也有限制。

工大葫芦娃 · 发表于 2016-8-24 17:43:52

个人理解：
这种self cascode的结构一般用在深亚微米的OP中，用来提高输出阻抗，从而提高增益。
原因：在深亚微米中，L比较小，输出阻抗也比较小，故采用上述结构

chengji1999 · 发表于 2016-8-24 19:56:44

版图匹配好一点吧

hfutxyl · 发表于 2017-4-16 14:37:06

谢谢分享！

egil · 发表于 2017-4-16 21:35:03

学习学习

境泽言香 · 发表于 2019-3-20 11:14:23

这个是为了增加长，因为在版图当中L有最大值，而且poly的单块面积不能太大，以免产生天线效应，而且这样做版图也能更好匹配

境泽言香 · 发表于 2019-3-20 11:15:24

在滞回比较器中也会有这种结构

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