菜鸟求教，关于verilog hdl编程的问题

chz100 · 发表于 2015-1-11 18:45:39

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对于一个寄存器变量c，我通过always语句来执行下面所描述的过程，该怎么编写啊：
always(当c的值发生变化时)
begin
.......
end

就是always语句监视c的变化，一旦寄存器变量c发生变化，就执行begin end里的语句。。
always()括号里的语句不太会写，请各位大大们指教！！谢谢啦

cgroad · 发表于 2015-1-11 19:33:25

的确有难度，需要思考

arthur_wang_orz · 发表于 2015-1-11 19:45:43

你需要研究下RTL的基本概念

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