初来学习，请多多指教！

xiekaboy

我有点关于复位信号rst_n不太理解
我现在用FPGA控制DAC输出波形，功能模块的输入是这样
module zhen_jing(pi_clk,rst_n,cout);
input pi_clk;
input rst_n;
输入时钟pi_clk上电就会有，那rst_n复位信号从哪里输入呢？

duangege46

可以写个计时复位模块，上电后开始计时，计时完成就复位

xiekaboy

回复 2# duangege46

module nios_rst
(
clk,rst
);
input clk;
output rst;

reg rst;
reg [3:0] cnt;
always @ (posedge clk)
begin

if(cnt >= 10)

rst <= 1'b1;

else

begin

cnt <= cnt + 1'b1;

rst <= 1'b0;

end
end
endmodule

这样写行吗？我感觉好像有问题