DC综合约束时怎么定义反向时钟

archertake · 发表于 2015-1-2 19:18:24

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在设计中需要用到输入时钟的反向作为新的时钟。时钟网络如下图所示。请问各位大神，在时钟约束的时候怎么用create_generated_clock 产生这个反向时钟，并且怎么产生clk1,clk2.

zero_0 · 发表于 2015-1-3 00:13:47

找个SDC模仿就行了，至于 negative unate, 工具自己会推导

arthur_wang_orz · 发表于 2015-1-3 19:52:38

在U1~U4上做gen clk 描述好waveform
U1 U2 和U3 U4 如果没有处理，会按半周期来分配交互的逻辑。

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