回复 1# shandongtou
把时钟管脚分配到3A 或者8A bank 就可以了 ,具体原因如下:
http://www.altera.com.cn/support ... rd05032011_649.html 3B和8B Bank中单端REFCLK/DIFFCLK的P端口不能到达FPGA内核逻辑。因为没有布线通道存在于这些时钟输入管脚和FPGA内核逻辑。如果添加这些管脚的约束,会导致Quartus II软件报错。 在非收发器应用时,3B和8B Bank中单端REFCLK/DIFFCLK的P端口可以为MPLL5, MPLL6, MPLL7和MPLL8提供时钟。
太坑了,我在这纠结了还几天!!! |