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问题:一个2选1的Mux,A,B输入端口为CLKA,CLKB,输出C为CLKC, 1)通过create_clock定义了CLKA,CLKB。
2)set_clock_groups -logically_exclusive -group CLKA -group CLKB,定义这两时钟在逻辑上互斥,目的想让CLKA,CLKB分别进行时序分析。
但是实际上,DC只用最近定义的CLK分析了时序路径。例如,先用create_clock定义了CLKA,再定义了CLKB,那么DC会用CLKB分析时序,而不会用CLKA。如果先定义了CLKB,后定义了CLKA,那么DC则会用CLKA来分析时序路径。这是为什么?为什么两个时钟都不分析? |