verilog 编码问题求解答

david94168 · 发表于 2014-12-20 11:58:43

其实不太懂你的意思
dataout本来就应该有输出
除非你赋予它z值

initial语法通常是在testbanch里写
如果是RTL建模层级建议使用nRST来做起始状态

always @( posedge CLK or negedge nRST )
if(nRST) begin ...(所有register起始值) end
else
case(i) ...

gukanon · 发表于 2014-12-21 09:52:12

你这个代码有initial 语句，是不可综合的，这个只能在仿真里适用

zl138764 · 发表于 2015-1-4 11:40:51

其实我是想表达一个意思，Dataout在我设计的1600个时钟里有输出，在其他时刻不要有输出;我翻了下语法书，说是在i=2时,Dataout处会生成寄存器，保存原值；那怎么写才能使得不会有输出呢？

layueliuhuo · 发表于 2015-1-4 13:35:50

不要有输出是什么意思？初始值？默认值？高阻？一个IO口输出可以有三种状态：1、0、高阻。你想要哪种赋值就行啦！

[讨论] verilog 编码问题求解答

站长推荐 /1

[讨论] verilog 编码问题 求解答

站长推荐 /1

[讨论] verilog 编码问题求解答