verilog 编码问题 求解答

zl138764

请教大家一个基础的问题。自己写一个数据源，如下.状态在i=1时，Dataout有跳变，在状态i=2时，只计数，计1600次，信号LEN跳变，不管Dataout；经在开发板上测试发现，在这1600次计数过程中，Dataout会有输出。这是为什么呢，不是有时钟来了Dataout才会有输出吗？
initial
begin
  i <= 6'd0;
  j <=0;
end

always @(negedge clk)
                begin
                        case (i)
                                6'd0:        
                                                begin
                                                       LEN <= 0;
                                                        i <= 6'd1;
                                                end
                                6'd1:
                                                begin
                                                        if(j >= 20)
                                                                begin
                                                                        i <= 6'd2;
                                                                        j <= 0;
                                                                        LEN <=1;
                                                                        Dataout <= Dataout + 1;
                                                                end
                                                        else
                                                                begin
                                                                        i <= 6'd1;
                                                                        j <= j + 1;
                                                                end
                                                end
                                6'd2:
                                                begin
                                                        if(col_cnt >= 1600)
                                                                begin
                                                                        LEN <= 1;
                                                                        col_cnt <= 0;
                                                                        i <= 6'd3;
                                                                        line_cnt <= line_cnt + 1;
                                                                end
                                                        else
                                                                begin
                                                                        i <= 6'd2;
                                                                  col_cnt <= col_cnt + 1;                                 
                                                              end
                                                end
                                          ..........................

william_kuang

你定义的i是几比特宽带啊？

zl138764

回复 2# william_kuang


   这不是重点 代码是两分钟随便写的

wh1105

Do you know what is the blocking and non-blocking assignment?
That is the first topic of the learn the coding of verilog.
The rtl coding has many concept doesn't same as c language.
The RTL has some block can be parallel execution but the c language does the sequential execution of the program.
So I suggest you to make sure you are understand what's differnt of blocking and non-blocking assignment.

lijunping

谢谢，学习学习

风花雪叶

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新嘴小王安子

同求答案

wh1105

The first make sure your code is a behavior model or synthesizable RTL code.
If the RTL code that can't have a initial statement. You may be written a test bench to connect your DUT to do the function simulation.

jun_dahai

硬件代码岂能随便写？要明白每一段代码，实际上，就是对应的某一个既定固件，看得到摸得着的物理存在
一般来讲，楼主提到的现象，就是代码风格问题，你想要的逻辑控制单元，并不是那么复杂

418478935

回复 3# zl138764


    呵呵