在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 4382|回复: 2

[求助] xilinx 寄存器区别 LUT/IOB

[复制链接]
发表于 2014-12-14 14:19:05 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
一个比较简单的设计,里面有将近40个寄存器

关于寄存器定义都是同样的RTL代码,组合逻辑部分用了两种方法,一种是纯RTL描述,一种是调用了一些底层primitive,比如LUT等来实现


综合出来的电路有比较大的差别,RTL综合的方法寄存器都是map在LUT里面的register,但是调用底层primitive的方法寄存器都是map在IOB里面的register


对xilinx的器件不是很熟,选用的是spartan 6,请问LUT和IOB里面的register区别是什么,什么可能的原因导致综合工具选用了不同的register
谢谢
发表于 2014-12-14 20:22:02 | 显示全部楼层
LUT和IOB里的FF没有什么区别,在MAP的设置里有一个选项是Map I/O Registers into IOB,意思是把输入的第一级寄存器和输出的最后一级寄存器放在IOB里边,这样从输入管脚到第一级寄存器或最后一级寄存器到输出管脚的延迟是一定的,这在源同步系统中很有用,比方说你需要同时输出时钟和数据,且希望保持时钟和数据的之间对齐的时候。

顺便问一下,你所说的用原语用的是什么primitive
 楼主| 发表于 2014-12-15 01:55:24 | 显示全部楼层
回复 2# xduryan

谢谢,就是说slice和IOB里的寄存器除了location没有本质区别,仅仅是综合工具根据时序优化需要自动map

primitive就是说的直接调用底层的电路单元,比如LUT,Fast Carry Chain,RAM这些xilinx提供的,可以直接例化调用来实现电路,而不是综合工具把逻辑map到里面去。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-5 20:24 , Processed in 0.022662 second(s), 9 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表