请问这样的时钟树靠谱吗？

hgd1505570 · 发表于 2014-12-5 16:54:05

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本帖最后由 hgd1505570 于 2014-12-5 16:55 编辑

双电源电压设计，时钟树用0.9v供电，其他的全部用0.3v（亚阈值）供电降功耗，因为电路速度可以跑的比较慢，但是在时钟树最后一级buffer和DFF的clk端都需要lever shift，请问这样的时钟树有什么缺点呀，可以实现吗（问题有点奇葩）？

RNA2012 · 发表于 2014-12-7 16:11:06

时钟网络上肯定还有其它逻辑电路，也得处理，就算level shifter的延迟可以接受，也很难做到不同的时钟通路在所有PVT corner都是balance的。

为啥不时钟树也0.3v供电？

icfbicfb · 发表于 2014-12-7 18:31:22

hold time能满足么，很怀疑，

papertiger · 发表于 2014-12-8 08:25:27

本帖最后由 papertiger 于 2014-12-8 08:29 编辑

0.3v ，这个你确认能翻转不？
你们做模拟电路还是数字电路啊。

lik0604 · 发表于 2014-12-8 09:08:48

hold估计有问题吧。

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