ASIC时钟分频用计数器分频和DPLL哪个好呢？

jackwei1987 · 发表于 2014-12-2 21:29:44

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ASIC设计中用到两个频率的时钟，10M和100M，系统输入时钟是100M，我打算用100M分频出一个10M的，有两种方案可以选择1：自己用计数器写一个十分频；2：调用designware库里的DPLL。用计数器写比较简单，但是时钟性能不太清楚。用锁相环时钟性能有保障，但是锁相环的功能比较完善一点，有点浪费面积。
在下是新手，因为毕设需要做芯片，不得不动手学起，请高手赐教！

xujin2002ji · 发表于 2014-12-3 10:23:07

就一个10M 还好意思用 DPLL, 钱多烧得慌。果断计数分频。然后 balance 两个clock，如果要同步的话。如果需要精确，就用clock gate。。

icfbicfb · 发表于 2014-12-3 10:45:14

dpll要钱么

jackwei1987 · 发表于 2014-12-3 11:03:13

回复 3# icfbicfb

您的意见呢？我看了下DPLL的代码量还是比较小的，不存在增加多大面积的问题

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