求助：ISE14.7 spartan6静态时序分析okay，后仿有setupviolation，为什么？

sino_crane

各位好，    在最近一个项目中遇到无论是RTL simulaton还是synplify综合后的simulation，有一模块的逻辑功能都是okay的，并且ISE的静态时序分析报告也是没有violation的，但是生成bit file并下载到FPGA后，该功能不完全对。因此试着run post simulation，加上SDF后发现有setup violation。
   基本框图如下：
  
  
   FPGA约束如下：
   net "POSCIN" TNM_NET = "POSCIN";
   TIMESPEC " TS_POSCIN" = PERIOD " POSCIN" 20.833 ns HIGH 50.00%;